PXIe FMC载板技术开发
 
一、    技术指标
1、总体说明
设计一款PXIe载板，提供本协议所述的FMC载板功能，提供本协议所述的时钟、同步、触发功能，提供本协议所述的PC数据传输功能。
2、PXIe载板硬件功能
1）PXIe载板符合PXI Express Hardware Specification Revision1.0和PXI Express Software Specification Revision1.2标准。
2）PXIe接口zui大支持x8 Link（硬件支持8x，4x，1x），支持PCIe1.0及PCIe2.0协议。
3）载板提供HPC连接器，物理尺寸和电气指标符合ANSI/VITA57.1-2008标准技术要求，用于外接FMC子模块。（甲方需明确外接FMC子模块的尺寸标准，如A,B,C三类。）
4）载板提供80对用户自定义差分对（其中LA 34对，HA 24对，HB22对），8对GTX收发器（M2C、C2M各8个），2个GTX时钟，4个差分对时钟。
表 1信号分组
 

5）子模块电源：提供12V、3.3V和ADJ供电电源，ADJ应在1.2V、1.5V、1.8V可调，载板所提供的电源输出的zui大电流、精度、zui大容性负载指标符合ANSI/VITA57.1-2008标准技术要求。（甲方需明确载板所提供电源的zui大功耗。）
6）提供大容量数据缓存单元，使用DDR3颗粒，提供容量为1GB，zui大可扩展为2GB。
7）FPGA逻辑接口
a）载板主控FPGA芯片型号xilinx kintex XC7K325TFFG900-2工业级。K7芯片LVDS_25数据率zui高支持1.25Gbps。
b）自定义差分对之间的数据延迟时间差异的硬件设计标准为：分组1,2,3,4的差分线zui大差距不超过200mil，即可以实现理论延迟误差小于50ps。（注：5600mil为1ns的延迟，推论得出200mil的延迟小于50ps。）
8）载板的机械尺寸满足PXIe 3U尺寸。硬件参考布局如下：

图 1  硬件参考布局
3、PXIe载板软件功能
1）FPGA程序
a)         提供FPGA内BAR基址寄存器存储器，存储容量为64K字节，访问方式为32bit访问。
b)        DMA上行链路和下行链路程序，支持DMA读写。
c)         DDR3颗粒的测试程序。
注：FPGA至PC定义为上行；PC到FPGA定义为下行。FPGA的PXIe接口程序均按x8Gen2设计，不包括4x，1x。
2）载板提供的上位机接口
a）    板卡打开和关闭。
b）    BAR读写。
c）    中断函数。
d）    DMA上行操作。
e）    DMA下行操作。
f）     甲方需要明确技术需求中所述的“提供载板对应的PC端驱动程序，兼容NI-VISA库”的具体功能。