XEM8350 XEM7320 XEM7310 FPGA 开发板

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Opal Kelly FPGA集成模块电路板XEM6310
XEM8350-KU060
积分 加速
A7Xilinx Kintex UltraScale
XCKU060-1 前面板USB 3.0 （x2） 4-GiB DDR4
128-Mib串行（引导）
128-Mib串行（FPGA） 332
28条收发器通道 145毫米x 85毫米 BRK8350
XEM7310MT-A75
积分 评价 加速
A7Xilinx Artix-7
XC7A75T-1 前面板USB 3.0 1-GiB DDR3
128-Mib串行（引导）
128-Mib串行（FPGA） 136
1个MGT Quad 75毫米x 60毫米 BRK7310MT
XEM7310MT-A200
积分 评价 加速
A7Xilinx Artix-7
XC7A200T-1 前面板USB 3.0 1-GiB DDR3
128-Mib串行（引导）
128-Mib串行（FPGA） 136
1个MGT Quad 75毫米x 60毫米 BRK7310MT
XEM7320-A75T
 

我们在设计和使用各种开发板卡时都会遇到各种扩展接口类型，比如迪芝伦（Digilent）公司推出的Pmod接口、工业标准的FMC（FPGA Mezzanine Card）接口连接器等，选用不同的接口连接器类型会对信号的传输性能带来直接的影响。近日Opal Kelly公司宣布推出SYZYGY开放式I/O接口标准，它是在成本和性能都介于Pmod接口连接器和FMC接口连接器之间的一种接口类型，Opal Kelly打出的宣传语也是“Goldilock（刚刚好）”。

图1：Opal Kelly公司推出的基于Xilinx Zynq SoC的SYZYGY接口扩展板卡

SYZYGY接口规范定义了两种形式的连接器：标准SYZYGY连接器支持28个单端阻抗控制信号传输，其中16个可以用于差分对接口标准（LVDS）信号，其管脚间距为0.8mm。收发器SYZYGY连接器支持四通道千兆级（Gigabit）收发器的数据传输，同时支持18个单端信号的传输，管脚间距0.5mm，收发器SYZYGY接口面向的是JESD204B数据采集、SFP+收发器等需要高速SERDES（串并转换）操作的场景。

图2：Opal Kelly公司给出的接口连接器选型参考

从上图可以看出SYZYGY接口连接器给一些应用场景提供了新的选择，迪芝伦Pmod接口管脚数少成本低，但是信号传输性能差，不适合一些信号延迟要求严格高速传输的场合，FMC接口连接器管脚数多信号传输性能强，但是器件成本高。SYZYGY接口标准弥补了中档连接器选型的空白，这无疑给工程师带来了福音。

板的LVDS 100MHz时钟连接到GCLK 28/29（AB11，Y11-ug382）。
LVDS时钟进入全局时钟引脚对并击中IBUFGDS。
该缓冲器的输出转到BUFIO2，其DIVCLK输出转到PLL的CLKIN。
使用此配置，我在MAP过程中出错：
错误：地点：1115  - 无法安排的位置！
时钟IOB / BUFIO时钟组件
已找到的对未放置在可路由的时钟IOB / BUFIO站点
对。
时钟IOB组件放置在现场。
BUFIO
组件放置在现场。
每
BUFIO站点有一组可以驱动它的选择IOB。
如果这些IOB不是
使用，连接不可路由你可能想分析为什么这个问题
存在并纠正它。
这个位置在PAR中是不可能的，因此，
应在您的设计中修复此错误情况。
你可以使用
.ucf文件中的clock_DEDICATED_ROUTE约束将此消息降级为
警告以生成NCD文件。
然后可以使用此NCD文件
FPGA编辑器调试问题。
此处使用的所有COMP.PINS的列表
时钟放置规则如下所示。
这些例子可以直接使用
.ucf文件将此错误降级为警告。
_clkp“CLOCK_DEDICATED_ROUTE = FALSE;>
我读了这个帖子，但我不知道这是不是正确的方法。
当我将此路径添加到ucf文件时，我可以使用FPGA编辑器，但Place＆amp; Route仍然是错误的。板的LVDS 100MHz时钟连接到GCLK 28/29（AB11，Y11-ug382）。
LVDS时钟进入全局时钟引脚对并击中IBUFGDS。
该缓冲器的输出转到BUFIO2，其DIVCLK输出转到PLL的CLKIN。
使用此配置，我在MAP过程中出错：
错误：地点：1115  - 无法安排的位置！
时钟IOB / BUFIO时钟组件
已找到的对未放置在可路由的时钟IOB / BUFIO站点
对。
时钟IOB组件放置在现场。
BUFIO
组件放置在现场。
每
BUFIO站点有一组可以驱动它的选择IOB。
如果这些IOB不是
使用，连接不可路由你可能想分析为什么这个问题
存在并纠正它。
这个位置在PAR中是不可能的，因此，
应在您的设计中修复此错误情况。
你可以使用
.ucf文件中的clock_DEDICATED_ROUTE约束将此消息降级为
警告以生成NCD文件。
然后可以使用此NCD文件
FPGA编辑器调试问题。
此处使用的所有COMP.PINS的列表
时钟放置规则如下所示。
这些例子可以直接使用
.ucf文件将此错误降级为警告。
_clkp“CLOCK_DEDICATED_ROUTE = FALSE;>
我读了这个帖子，但我不知道这是不是正确的方法。
当我将此路径添加到ucf文件时，我可以使用FPGA编辑器，但Place＆amp; Route仍然是错误的。